章習(xí)題及解答1.1將下列二進(jìn)制數(shù)轉(zhuǎn)換為籌值的十進(jìn)制數(shù)。(.11001)(27)io=(151)io(109)10=(255))io(0.4375)io125)io((43.78125)(.)((57)16=(127)(19A)16=(632)(10110.)(16.E8)(26.72)(.(13)io(67.58)10(43)(95.12)二(.)(67.58)10(.)(0.0001).9用真值表證明下列各式相等。AB+ACAB+AC題1.9證明AB證明證明.11用邏輯代數(shù)公式將下列邏輯函數(shù)化成最簡與或表達(dá)式。AC^BC1.13用卡諾圖將下列邏輯函數(shù)化成最簡與或衣達(dá)式。AB且A,B,C不能同時為0或同時為1F(A,B,C,D)=》加(3,5,&9,10,12)+工d(0,l,2,l3)題1.13ACD且ABAB且A,B,C不能同時為0或同時為1D)二工加(0,4,6,8,13)+工d(l,2,3,9,10,11)F(A,B,C,D)=Xm(3,5,8,9,l0,12)+工d(0,1,2,13)F=BD+AB+CD+AC15將下列邏輯函數(shù)化簡為或非一或非式。
F(4,B,C,D)=》加(0,2,3,&9,10,11,13)題1.15三極管為飽和狀態(tài);6-0,730=0.-0.3=1.9mA=0.7V2.3試畫出圖P2.中各門電路的輸出波形，輸入A.B的波形如圖中所示。題2.3解:八電路的輸出為什么狀態(tài)（高電、低電平或高阻態(tài)）?-EN題2.52.7在圖P2.7各電路中，每個輸入端應(yīng)怎樣連接，才能得到所示的輸出邏輯農(nóng)達(dá)式。P2.7題2.7CDF2=AB2.9試寫出圖P2.所示CMOS電路的輸出邏輯表達(dá)式。圖P2911試寫出圖P2.11中各NMOS門電路的輸出邏輯表達(dá)式。13試說明下列各種門電路中哪些nJ以將輸出端并聯(lián)使用(輸入端的狀態(tài)不一定相同)。TTL電路的OC普通的電路的三態(tài)輸出門。題2.13所示電路的邏輯功能，寫出輸出邏輯衣達(dá)式，列出真值衣，說明電路完成何種邏輯功能。圖P31題3.1解：根據(jù)題意可寫出輸岀邏輯表達(dá)式，并列寫真值表為:所示電路的邏輯功能，寫出輸出林和竹的邏輯表達(dá)式，列出真值表，說明電路完成什么邏輯功能。AC列寫真值表為：FiF2該電路構(gòu)成了一個全加器。
3.5寫岀圖P3.5所示電路的邏輯函數(shù)表達(dá)式，其屮以S3、S2、S作為數(shù)據(jù)輸入，歹U表說明輸出Y在S3?S。作用下與A、B的關(guān)系。SiP3.5題3.5解：由邏輯圖可寫出Y的邏輯表達(dá)式為：圖中的S3、S2、S|、So作為控制信號，用以選通待傳送數(shù)據(jù)A、B,兩類信號作用不同,分析中應(yīng)區(qū)別開來，否則得不出正確結(jié)果。由于S3、S2、S］、S。共有16種取值組合,此輸出Y和A、B之間應(yīng)有16種函數(shù)關(guān)系。列表如下：邏輯功能SjS。邏輯功能()000AB禁止A函數(shù)或函數(shù)10比絞函數(shù)10函數(shù)與非函數(shù)AB禁止B函數(shù)同或函數(shù)比較函數(shù)11否A函數(shù)3.7設(shè)計一個含三臺設(shè)備工作的故障顯示器。要求如下：三臺設(shè)備都正常工作吋，綠燈亮;解：設(shè)三臺設(shè)備為A、B、C,正常工作時為1,出現(xiàn)故障時為0；F1為綠燈、F2為黃燈、求得Fl、F2、F3的邏輯農(nóng)達(dá)式分別為:仇=ABC;AC根據(jù)邏輯表達(dá)式可畫出電路圖（圖略）。3.9設(shè)計一個紐合邏輯電路數(shù)字電路與系統(tǒng)設(shè)計第八章答案，該電路有三個輸入信號ABC,三個輸出信號XYZ,輸入和輸出信號均代表一個三位的二進(jìn)制數(shù)。電路完成如下功能：當(dāng)輸入信號的數(shù)值為0,時，輸出是一個比輸入大1的數(shù)值；當(dāng)輸入信號的數(shù)值為4,寫出邏輯表達(dá)式為：X=AB根據(jù)邏輯表達(dá)式可畫出電路圖（圖略）。
3.11試用與非門設(shè)計一個組合電路，該電路的輸入X及輸出Y均為三位二進(jìn)制數(shù)，要求:題3.11解：因為X和Y均為三位二進(jìn)制數(shù)，所以設(shè)X為花兀do，丫為》2）′1兒，其中兀2根據(jù)邏輯表達(dá)式可畫出電路圖（圖略）。3.13設(shè)A和B分別為一?個2位二進(jìn)制數(shù)，試用門電路設(shè)計一個可以實現(xiàn)Y二AXB的算術(shù)運13解：根據(jù)題意設(shè)A=aiao；B二b|bo；Y=,列出真值表為yo分別求出y3,y2,yi,yo的表達(dá)式為:根據(jù)邏輯表達(dá)式町畫出電路圖(圖略)。3.15判斷邏輯函數(shù)FABC-^ABC,當(dāng)輸入變量ABCD按0110->1100,,變化吋，是否存在靜態(tài)功能冒險。題3.15畫出邏輯函數(shù)F的卡諾圖如圖所示：AB′可以看出當(dāng)輸入變量ABCD從0110變化到1100吋會經(jīng)歷兩條途徑，即和,由于變化前、后穩(wěn)態(tài)輸出相同，都為1,而且對應(yīng)中間狀態(tài)的輸出也為1,故此變化不存在靜態(tài)功能冒險。同理從1111到1010經(jīng)歷的兩條途徑存在1冒險；而不存在靜態(tài)功能冒險。
0110經(jīng)歷的兩條途徑0011^0010^0110G輸出端，以指示最低優(yōu)先級信號瓦)輸入有效。(b)求輸出表達(dá)式題4.1解：根據(jù)題意，可列出真值表，求表達(dá)式，畫出電路圖。其真值表、表達(dá)式和電路圖如圖題解4.A^AiA\Ao線譯碼器74138擴(kuò)展為5線一32線譯碼器。譯碼器74138邏輯符號如圖16(a)所示。線一32線譯碼器電路如圖題解4.所示。(a)真值表、的最簡邏輯表達(dá)式。譯碼器74138功能表如表4.P4.5題4.5解：由題圖可得:Fi(C,B,A)=》>(0,2,4,6)試用一?片4線一16線譯碼器74154和與非門設(shè)計能將碼轉(zhuǎn)換為格雷碼的代碼轉(zhuǎn)換器。譯碼器74154的邏輯符號如圖4.17所示。11)=?、B?、=工m(2?5,10?13)=加2/?。(為,場申4)=工加(1,2,5,6,9,10,13,14)=加13加14則將譯碼器74154使能端均接低電平，碼輸入端從高位到低位分別接心、色、色B(),根據(jù)上述表達(dá)式，在譯碼器后加3數(shù)據(jù)選擇器74151實現(xiàn)下列邏輯函數(shù)。
74151邏輯符號如圖4.37(a)所示。工〃(1015)題4.9 C按高低位順序分別連接到數(shù)據(jù)選擇器74151的地址碼輸入端，將 數(shù)據(jù)選 擇器的輸出作為函數(shù)值F。則對各題，數(shù)據(jù)選擇器的數(shù)據(jù)輸入端信號分別為：(注意, 數(shù)據(jù)選擇 器的選通控制端喬必須接有效電平，圖略) OSK14.11 P4. 11 線-2線優(yōu)先編碼器邏輯符號,其功能見圖43 (a)真值表。試用兩個4 線-2 線優(yōu)先編碼器、兩個2 碼輸入標(biāo)志的8線-3 線優(yōu)先編碼器。 題411 (a)真值表可見，當(dāng)編碼器無信號輸入時，EOT,因此可以利川E0的狀態(tài)來判斷擴(kuò)展電路中哪一個芯片有編碼信號輸入。所設(shè)計電路如圖題解4. 11 所示， 由電路可見，當(dāng)高位編碼器(2)的0 時，表示高位編碼器(2)有編碼信號輸入，故選通數(shù)據(jù)選擇器的0 通道，將高位編碼器(2)的碼送到丫必端；當(dāng)高位編碼器(2)的 E0 時，表示高位編碼器(2)無編碼信號輸入，而低位編碼器(1)有可能有編碼信號輸入，也可能無編碼信號輸入，則將低位編碼器(1)的碼送到丫必端(當(dāng)無編碼信號 輸入輸入?yún)迹颈?00)。編碼器輸出的最高位碼，由高位編碼器(2)的E0 信號取反獲 得。
由電路可見，E0Y=i表示無編碼信號輸入。 4.13 試用一片3 線譯碼器74138和兩個與非門實現(xiàn)一位全加器。譯碼器74138 功能 表如表4. 所示。題4.13 解：全加器的輸出邏輯表達(dá)式為： CAj,Bj, 式小，A、d為兩本位加數(shù)，G」為低位向本位的進(jìn)位，s,為本位和，G為本位向高位的進(jìn)位。根據(jù)表達(dá)式，所設(shè)計電路如圖題解4. 13 所示。 15寫出圖P4. 15 所示電路的輸出最小項Z和表達(dá)式。 圖題解4.11圖題解4」3 abCO二(ab 2>(1,3,5,6,9,10,12,14)4.17 試完善圖4.47 所示電路設(shè)計，使電路輸出為帶符號的二進(jìn)制原碼。 題4.17 解：由于加減器的輸入均為二進(jìn)制止數(shù)，所以，當(dāng)S 這時圖4.47中的表示進(jìn)位。當(dāng)S=()時，電路作減法運算，電路實現(xiàn)(P)2-(02 功能。 由例4.15 =0,應(yīng)將電路輸岀Y必紐取碼，使其成為原碼。設(shè)電路符號位為F,進(jìn)位位為Z, 可寫出F 和E的表達(dá)式為F =5C 時，須對y/WK取碼。所設(shè)計電路如圖題解4. 17 所示。 ENMUX 位二進(jìn)制加法器7483和門電路設(shè)計一個碼減法器，要求電路輸 為帶符號的二進(jìn)制原碼。
7483的邏輯符號如圖4.46(b)所示。(捉示：BCD碼減法和二進(jìn) 制減法 類似，也是用補(bǔ)碼相加的方法實現(xiàn)，但這里的補(bǔ)碼應(yīng)是10 的補(bǔ)數(shù)字電路與系統(tǒng)設(shè)計第八章答案，而不是2 補(bǔ)電路可用門電路實現(xiàn)) 74157 圖題解4」9題4.19 解：（解題思路）首先利用兩片4 位二進(jìn)制加法器7483 和門電路設(shè)計一個BCD碼加 4.16）。由于川加法器實現(xiàn)減法運算，須對輸入的減數(shù)取10 的補(bǔ)，另外，還須 根據(jù) BCD 碼加法器的跡位信號的狀態(tài)來決定是否對 BCD 碼加法器輸出信號述行取補(bǔ)。所設(shè)計 路框如圖題解4.19 所示。圖中，A為被減數(shù)，B為減數(shù)，丫為差的原碼，G為符號位。 com 10s 為求10 的補(bǔ)碼電路，該電路可根據(jù)10 的補(bǔ)碼定義，通過列真值表，求邏輯表達(dá)式, 然后用門電 路或中規(guī)模組合電路（如譯碼器）實現(xiàn)。為 BCD碼加法器，可利用例 4.16 結(jié)果，也可 自彳亍設(shè)計。 為判斷求補(bǔ)電路，當(dāng)輸出進(jìn)位信號C為1 時，表示結(jié)果為負(fù)，y應(yīng)是S的10 的補(bǔ)碼，利用 電路和數(shù)據(jù)選擇器， 很容易完成該電路設(shè)計。（電路詳解略） 4.23 試用一片雙4 線-8線譯碼器74138 構(gòu)成一個3 行數(shù)碼比較器。
要求：電路輸入為兩個3位二進(jìn)制數(shù)，輸出為1 同時，輸出為（），不同時輸出為lo 數(shù)據(jù)選擇器 功能表見圖4.34（b）所示， 譯碼器 74138 功能表如表4.6 所示。 題4.23 解：首先將雙4 數(shù)據(jù)選擇器連接成8 數(shù)據(jù)選擇器和3線-8 線譯碼器74138 構(gòu)成的并行數(shù)碼比較器如圖題解4.23 所示。 圖中，A 828/0為兩個需比較的二進(jìn)制數(shù)，A被加到數(shù)據(jù)選擇器的地址輸 入端，B被加到譯碼器的輸入端，容易看出，當(dāng)A AA）=時，數(shù)據(jù)選擇器的輸出 圖題解4.234.25 試用一片4 位數(shù)值比較器 構(gòu)成一個數(shù)值范圍指示器，其輸入變量ABCD為 8421 BCD 碼，用以表示一位十進(jìn)制數(shù)X。當(dāng)XA5 時，該指示器輸出為1。否則輸出為0。 功能表如表4. 15 所示。 題425解：該題最簡單的解法是利川4位數(shù)值比較器 將輸入的碼與4比較, 路圖如圖題解4.25所示。 COMP 圖題解4. 25 27試用4 位數(shù)值比較器 和邏輯門，設(shè)計一個能同時對3 位二進(jìn)制數(shù)進(jìn)行比較的數(shù)值比較器，使該比較器的輸出滿足下列真值表要求（設(shè)3 個二進(jìn)制分別為： =（） 功能表 如表 ENMUX 比較的結(jié)果有3組,分別是F(x” P4.27條件 題4.27解:首先用3 個數(shù)值比較器 分別完成X和Y、X和Z、Y和Z之間的比較, 解4.27 所示。
圖題解4.27 4.29 試用兩片芯片連成8 位減法器電路。 的邏輯符號和功能表如圖 4.65 所示。 題4.29 解：兩片芯片連成8 位減法器電路如圖題解4.29 所示。圖屮ALU 低位芯片，ALU(2)為高位芯片，要實現(xiàn)減法運算，選擇碼S 必須為001,低位芯片的Cv輸 入必須為0。 fifi J…Zo圖題解4. 29 習(xí)題 5」請根據(jù)圖P5」所示的狀態(tài)表畫出相應(yīng)的狀態(tài)圖，英中X為外部輸入信號，Z為外部輸 號，A、B、C、D是時序電路的四種狀態(tài)。Qn+l/逬 圖題解5.15.3 在圖5.4 所示RS 鎖存器中，己知S和R端的波形如圖P5.3 所示，試畫出Q和對應(yīng)的輸出 波形。 P5.35.5 在圖5.10 所示的門控D鎖存器屮，已知C和D端的波形如圖P5.5 所示，試畫出Q和Q對應(yīng) 的輸出波形。 圖題解5.55.7 已知主從RS 觸發(fā)器的邏輯符號和CLK、S、R端的波形如圖P5.7 所示，試畫出Q端 P5.7CLK 5.9圖P5.9 為由兩個門控RS 鎖存器構(gòu)成的某種主從結(jié)構(gòu)觸發(fā)器，試分析該觸發(fā)器邏輯功能, 要求： 価出狀態(tài)轉(zhuǎn)換圖。
題5.9 P5.llCLK 該電路是一個下降邊沿有效的主從JK觸發(fā)器。5.11 在圖P5.ll (a)中，F(xiàn)R和FF2 均為負(fù)邊沿型觸發(fā)器，試根據(jù)P5.ll (b)所示CLK和 X信號波形，畫出Qi、Q2 的波形(設(shè)FF|、FF?的初始狀態(tài)均為0)。 CLK題513 1JQ2 C1 IK QiQ2 圖題解5.11 5.13 試畫出圖P5.I3 所示電路在連續(xù)三個CLK信號作用下Q及Q?端的輸出波形（設(shè)各觸 發(fā)器的初始狀態(tài)均為0）。 5.15 試用邊沿D觸發(fā)器構(gòu)成邊沿T觸發(fā)器。 題515 5.17請分析圖P5.17 所示的電路,要求: 畫出狀態(tài)轉(zhuǎn)換圖。CLK Qi P5.13圖題解5 13 P5.17題5.17 狀態(tài)轉(zhuǎn)換圖為:圖題解5.17 5.19請分析圖P5.19 所示的電路,要求: 狀態(tài)表為：Q2” Qi 11 Qin+1 （4）狀態(tài)轉(zhuǎn)換圖為： 11K— 圖題解519 5.21下圖是某時序電路的狀態(tài)圖，該電路是山兩個D觸發(fā)器FF|和FF（）組成的，試求出這兩 觸發(fā)器的輸入信號D）和Do的表達(dá)式。圖中A為輸入變量。 題521 壯0111 10 0111 10 所以，這兩個觸發(fā)器的輸入信號D,和Do的表達(dá)式分別為: 時，計數(shù)器做加法計數(shù)；當(dāng)X=1時，計數(shù)器做減法計數(shù)。
題5.23 圖題解5. 81er 0001 0001 11 10 \QiQS X0 00er* 1000 01 0100 01 1011 10 er =（XQ;e?+xoj-ef+（xeF+XQ：\Q： =oi 電路能口啟動。（圖略）er er*er 章題解:er 6.1試用4個帶異步清零和置數(shù)輸入端的負(fù)邊沿觸發(fā)型JK觸發(fā)器和門電路設(shè)計一個異步余3BCD 碼計數(shù)器。 解：余3BCD碼計數(shù)器計數(shù)規(guī)則為：0011-*0100-*?->1100-0011->…，由于采用 異步淸零和置數(shù)，故計數(shù)器應(yīng)在1101 時產(chǎn)生淸零和置數(shù)信號，所設(shè)計的電路如圖題解6.1 所示。 圖題解6. 6.3試用D觸發(fā)器和門電路設(shè)計一個同步4 位格雷碼計數(shù)器。 解：根據(jù)格雷碼計數(shù)規(guī)則，計數(shù)器的狀態(tài)方程和驅(qū)動方程為:Q;【D3 =^=erQ:+QWQ:+Q; 按方程畫出電路圖即可，圖略。6.5 試用4 位同步二進(jìn)制計數(shù)器74163 實現(xiàn)I 匸進(jìn)制計數(shù)器。74163 功能表如表6.4 所示。 解：可采取同步清零法實現(xiàn)。電路如圖題解6.5所示。 6.7 試用4 位同步二進(jìn)制計數(shù)器74163 和門電路設(shè)計一?個編碼可控計數(shù)器，當(dāng)輸入控制變 時,電路為碼十進(jìn)制計數(shù)器,M=1 時電路為 5421 BCD碼十進(jìn)制計數(shù)器, 5421 圖題解6. BCD碼計數(shù)器狀態(tài)圖如卜圖P6.7所示。
74163 功能表如表6.4 所示。 0000— 0001— 0010— 0011 1100—1011 —1010 1001—1000 解：實現(xiàn)碼計數(shù)器，可采取同步清零法；5421 BCD碼計數(shù)器可采取置數(shù) 法實現(xiàn)，分析5421 BCD碼計數(shù)規(guī)則可知，當(dāng)時需置數(shù)，應(yīng)置入的數(shù)為： 加入控制信號M,即可完成電路設(shè)計。電路如圖題解6.7所示。 圖題解6.76.9 試川同步十進(jìn)制計數(shù)器74160 和必要的門電路設(shè)計一個365 進(jìn)制計數(shù)器。要求 各位之間為 十進(jìn)制關(guān)系。74160 功能表如表6.6 所示。 片74160構(gòu)成3 位十進(jìn)制計數(shù)器，通過反饋置數(shù)法，完成365 進(jìn)制計數(shù)器 設(shè)計。 電路如圖題解6.9 所示。 圖題解6. 6.11圖P6.ll 所示電路是用二一十進(jìn)制優(yōu)先編碼器74147 和同步十進(jìn)制計數(shù)器74160 組成 的可控制分頻器。已知CLK端輸入脈沖的頻率為lOKHz，試說明當(dāng)輸入控制信號4, G,丹，/分別為低電平時，丫端輸出的脈沖頻率各為多少。優(yōu)先編碼器74147 功能表如表4.4 所示, CLK 吋，74160構(gòu)成模9 計數(shù)器, 74160構(gòu)成模8 計數(shù)器, 74160構(gòu)成模7 計數(shù)器, 74160 構(gòu)成模6 計數(shù)器, 74160構(gòu)成模5 計數(shù)器, 7416()構(gòu)成模4 計數(shù)器, 74160構(gòu)成模3 計數(shù)器, 74160 構(gòu)成模2 計數(shù)器, Y端輸出頻率為—KHz； 74160循環(huán)置9,孑端輸出頻率為0Hz； 6.13 試用D觸發(fā)器、與非門和一個2 線譯碼器設(shè)計一個4位多功能移位寄存器，移 位寄存器的功能表如圖P6.13 所示。
P6.13題6.13 解：以i單元示意(左側(cè)為L1 單元,右側(cè)為汁1 單元),示意圖如圖題解6. 13 所示。 7416()功能表如表6.6 所示。 CLKQi FE1D SBSA 圖題解6.136.15 參照串行累加器示意圖(見圖6.40),試用4 片移位寄存器79194、一個全加器和一個 D觸發(fā)器設(shè)計一個8 位累加器，說明累加器的工作過程，畫出邏輯圖。移位寄存器79194 能表如表6.10所示。 題6.15 位串行累加器電路如圖題解6.15所示。累加器的工作過程為：首先通過清零 信號 使累加器淸零，然后使S/\S〃=11,電路進(jìn)入置數(shù)狀態(tài)，這時可將第一組數(shù)送到并行數(shù) 據(jù)輸入端， CLK脈沖作用下，將數(shù)據(jù)存入右側(cè)輸入寄存器中。其后，使電路改變成右移狀態(tài)(S =01),在連續(xù)8 個CLK脈沖作用后，輸入寄存器中的數(shù)據(jù)將傳遞到左側(cè)輸出 寄存器中。接著可并行輸 組數(shù)據(jù)，連續(xù)8個CLK移位脈沖作用后，輸出寄存器的數(shù) 據(jù)將是前兩組數(shù)據(jù)之和。以此 往復(fù)，實現(xiàn)累加功能。 并行輸出 圖題解6.17圖題解6」5 6.17 試川移位寄存器79194 和少量門設(shè)計一個能產(chǎn)生序列信號為 號發(fā)牛器。
移位寄存器79194功能表如表6.10 所示。 題617 電路按卜冽狀態(tài)變換（QQ3）：0000->0001->0011->0110->1101->1010->0100-> 1000->0000 使作在左移狀態(tài)（SA=1, 若考慮口啟動，厶=+@）02。3（結(jié)杲不唯一），電路圖如圖題解6.17 所示。 6.19 試分析圖P6.19 所示電路，畫出完整狀態(tài)轉(zhuǎn)換圖，說明這是兒進(jìn)制計數(shù)器，能否自啟 0-1100 1011輸入 動？移位寄存器79194 功能表如表6.10 所示。 題6.19 解：狀態(tài)轉(zhuǎn)換圖如圖題解6. 19 所示。可見，這是一個能自啟動的模7 計數(shù)器。 圖題解6」9 習(xí)題 7」若某存儲器的容量為1MX4 位，則該存儲器的地址線、數(shù)據(jù)線各有多少條？ 該存儲器的地址線有10條，數(shù)據(jù)線有2 7.3某計算機(jī)的內(nèi)存儲器有32 位地址線、32 位并行數(shù)據(jù)輸入、輸出線，求該計算機(jī)內(nèi)存 7.5已知ROM的數(shù)據(jù)表如表P7.5 所示，若將地址輸入A3、A?、A 和A（）作為3個輸入邏 P7.50000 CLKA3 A2 F2Fl Fo 1010 1111 10 11 1110 110 1010 110 1011 111() 10 ?5,10?13) 7.7請用容杲為1KX4 位的 芯片構(gòu)成4KX4 位的RAM,要求畫出電路圖。 題7.7 題7.9圖題解7.7 7.9 已知4 輸入4 輸出的可編程邏輯陣列器件的邏輯圖如圖P7.9 所示，請寫出其邏輯函 數(shù)輸出表達(dá)式。 Aj1/01 1/02 1/03 1/04