面對(duì)信息化時(shí)代，稍不注意就會(huì)脫軌，所以及時(shí)的補(bǔ)充知識(shí)才能讓我們與時(shí)俱進(jìn)，今天給大家?guī)?lái)的是關(guān)于三人表決器電路圖和三人表決器電路圖地址輸入端接什么元件的一篇文章，相信會(huì)給你帶來(lái)較大的幫助！
本文目錄一覽：三人表決器
首先得弄清楚全加器的原理，你這里說(shuō)的應(yīng)該是設(shè)計(jì)1位的全加器。
全加器有3個(gè)輸入端：a,b,ci；有2個(gè)輸出端：s,co.
與3-8譯碼器比較，3-8譯碼器有3個(gè)數(shù)據(jù)輸入端：A,B,C；3個(gè)使能端；8個(gè)輸出端，OUT(0-7)。
這里可以把3-8譯碼器的3個(gè)數(shù)據(jù)輸入端當(dāng)做全加器的3個(gè)輸入端，即3-8譯碼器的輸入A、B、C分別對(duì)應(yīng)全加器的輸入a,b,ci；將3-8譯碼器的3個(gè)使能端都置為有效電平，保持正常工作；這里關(guān)鍵的就是處理3-8譯碼的8個(gè)輸出端與全加器的2個(gè)輸出的關(guān)系。
現(xiàn)在寫(xiě)出全加器和3-8譯碼器的綜合真值表：
（A/a,B/b,C/ci為全加器和譯碼器的輸入，OUT為譯碼器的輸出（0-7），s為加法器的和，co為加法器的進(jìn)位輸出）PS:假定譯碼器的輸出為高電平有效。
A/a B/b C/ciOUT s co
根據(jù)上面的真值表，可以設(shè)計(jì)出電路圖：
將3-8譯碼器的輸出OUT(1、2、4、7)作為一個(gè)4輸入的或門(mén)的輸入，或門(mén)的輸出作為加法器的和；將3-8譯碼器的輸出OUT(3、5、6、7)作為一個(gè)4輸入的或門(mén)的輸入，或門(mén)的輸出作為加法器的進(jìn)位輸出。即完成了加法器的設(shè)計(jì)。
回過(guò)頭來(lái)分析：
當(dāng)加法器的輸入分別為：a=1,b=0,ci=1時(shí)，對(duì)應(yīng)3-8譯碼器的輸入為A=1,B=0,C=1，這是譯碼器對(duì)應(yīng)的輸出為OUT(5)=1,其余的為0，根據(jù)上面設(shè)計(jì)的連接關(guān)系，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以3輸入與門(mén)邏輯圖，設(shè)計(jì)全加器的設(shè)計(jì)正確。
如何使用集成譯碼器設(shè)計(jì)一個(gè)三人表決器？？？？幫忙畫(huà)出電路圖！！！！
將3-8譯碼器的輸出OUT(1、2、4、7)作為一個(gè)4輸入的或門(mén)的輸入，或門(mén)的輸出作為加法器的和；將3-8譯碼器的輸出OUT(3、5、6、7)作為一個(gè)4輸入的或門(mén)的輸入。
或門(mén)的輸出作為加法器的進(jìn)位輸出。即完成了加法器的設(shè)計(jì)。回過(guò)頭來(lái)分析：當(dāng)加法器的輸入分別為：a=1,b=0,ci=1時(shí)。
對(duì)應(yīng)3-8譯碼器的輸入為A=1,B=0,C=13輸入與門(mén)邏輯圖，這是譯碼器對(duì)應(yīng)的輸出為OUT(5)=1,其余的為0，根據(jù)上面設(shè)計(jì)的連接關(guān)系，s=0,co=1,滿足全加器的功能，舉其他的例子也一樣，所以，設(shè)計(jì)全加器的設(shè)計(jì)正確。
擴(kuò)展資料：
變量譯碼器是一個(gè)將n個(gè)輸入變?yōu)?^n個(gè)輸出的多輸出端的組合邏輯電路。其模型可用下圖來(lái)表示，其中輸入變化的所有組合中，每個(gè)輸出為1的情況僅一次，由于最小項(xiàng)在真值表中僅有一次為1，所以輸出端為輸入變量的最小項(xiàng)的組合。故譯碼器又可以稱為最小項(xiàng)發(fā)生器電路。
譯碼器是一種具有“翻譯”功能的邏輯電路，這種電路能將輸入二進(jìn)制代碼的各種狀態(tài)，按照其原意翻譯成對(duì)應(yīng)的輸出信號(hào)。有一些譯碼器設(shè)有一個(gè)和多個(gè)使能控制輸入端，又成為片選端，用來(lái)控制允許譯碼或禁止譯碼。
74138是一種3線—8線譯碼器 ，三個(gè)輸入端CBA共有8種狀態(tài)組合（000—111），可譯出8個(gè)輸出信號(hào)Y0—Y7。這種譯碼器設(shè)有三個(gè)使能輸入端，當(dāng)G2A與G2B均為0，且G1為1時(shí)，譯碼器處于工作狀態(tài)，輸出低電平。當(dāng)譯碼器被禁止時(shí)，輸出高電平。