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本期加油站解析題目來源大疆硬件邏輯崗，共5道問答題，涉及知識點包含：網表仿真、工藝知識、數字通信特點以及容限電壓等。
今天要解析的題目仍然來自大疆FPGA邏輯崗B卷，這5道單選題雖然和都是同一套題目，但題目類型卻差別很大，這次的題目更偏向考察數字IC和FPGA方面的知識。很多同學能把上次的4道題做對，卻不一定能把今天的5道題也做對vivado片上邏輯分析儀，因為考察范圍太廣，這也是很多同學抱怨大疆題目比較難的原因，甚至讓人懷疑這是不是在應聘FPGA邏輯的崗位。當然也不要擔心vivado片上邏輯分析儀，只要針對性的學習還是可以提高很多，一起看看今天的解析吧。
10、關于網表仿真的描述正確的是：（ ）。（大疆FPGA邏輯崗B卷）A 為了保證芯片的正常工作，即使在時間和資源緊張的情況下，也需要將所有RTL仿真用例都進行網表仿真并且確保通過B 網表仿真的速度比RTL仿真的速度更快C 網表仿真不能發現實現約束的問題D 網表仿真可以發現電路設計中的異步問題解析：本題目主要考察了對FPGA中仿真的認識首先介紹下網表是什么。在FPGA設計流程中，所有的代碼其最后都會生成一個個的網表文件，這些網表文件就是FPGA最底層的東西，它反映著整個工程的門電路搭建。我們用代碼設計數字電路然后進行綜合，語言只是代碼，它僅僅描述了數字電路的功能，也就是只對電路模塊進行行為級的描述。而計算機對不能直接識別，所以要通過編譯器和綜合工具進行翻譯。編譯器檢查你的語法錯誤，以及初步邏輯功能是否正確，然后綜合工具再將語言所描述的電路功能轉化成“網表”。綜合以后就會生成網表文件，這個文件只是一個電路的雛形，這步完成以后你可以看到RTL電路（RTL級即寄存器級，可以看到寄存器和門電路，主要體現的是邏輯連接關系和模塊間的結構關系，和具體的FPGA器件無關）。
也可以看到 電路（將RTL電路所表達的結構進行優化，增加或減少一些模塊，更接近于最后底層硬件映射的結果，以便于映射到具體的FPGA器件上），就是綜合器最后綜合出了你設計的功能的邏輯電路，放在網表文件中。到網表層時，你的HDL語言已經完成了自身的使命（語言已經轉化成電路了），這時還需要用綜合器生成的網表文件根據不同的FPGA來具體的細化這張網表。比如說FPGA開發工具可以具體的算出某個信號的延遲是多少，其中包括多少的走線延遲和多少的組合邏輯延遲。然后最后根據FPGA的內部結構決定把這個門放到哪里，這個就是布局和布線。下面我們來說一下FPGA中的幾種仿真。RTL仿真（也叫行為仿真、功能仿真、可綜合代碼的仿真）：這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行為的正確性，其中不包括延時信息。如果沒有實例化一些與器件相關的特殊底層元件的話，這個階段的仿真也可以做到與器件無關。仿真時間需要編寫的待測試源文件以及仿真文件。如果用到了PLL等IP核，還需要掛載器件庫文件。網表仿真：通過網表反標標準延時格式文件（SDF）進行仿真，仿真速度較RTL仿真慢，由于標準延時格式文件通過SDC約束和單元邏輯延時和線網延時而來，可以發現約束問題（所以C選項錯誤）。如果設計的規模較大的話，網表仿真所耗費的時間就比較長（所以B選項錯誤），所以常采用形式驗證手段來保證門級網表在功能上與RTL設計保持一致（所以A選項錯誤），配合靜態時序分析工具保證門級網表的時序。網表仿真中的門級仿真可以發現異步問題（所以D選項正確）。
11、在芯片制造中，工藝結點分為28nm，12nm，7nm等，其中這些28，12，7的含義是指：（）。（大疆FPGA邏輯崗B卷）A溝道深度 B 柵極寬度C 器件的高度D 走線的間距解析：本題目主要考察了IC中的工藝問題該題目算是一個行業科普性的問題，既然以后要從事該行業的工作，就要對行業中的一些相關術語有一個大致的了解，不然就顯得很外行。我們也常常會聽到一些IC設計公司在宣傳自家芯片的時候都說該芯片采用了多少nm的工藝，其實nm說的就是柵極寬度（所以答案為B）。下面為結型場效應管的立體結構圖，其中g為柵極，s為源極，d為漏極。
目前集成電路工藝的飛速發展已經有量產的7nm制程的芯片，下一步就是向5nm進軍，這樣單位面積上的晶體管數量不斷增加。而根據登納德縮放比例，晶體管面積的縮小使得其所消耗的電壓以及電流會以差不多相同的比例縮小。也就是說，如果晶體管的大小減半而時鐘頻率不變，該晶體管的功耗將會降至四分之一。另一方面我們使用新的集成電路工藝可以讓設計者大大地提高芯片的時鐘頻率，因為提高頻率所帶來的更多的功耗會與晶體管縮放減少的功耗抵消，芯片的性能可以依靠提升時鐘頻率來獲得提高。所以依靠更先進的集成電路工藝我們就可以設計出更復雜、集成度更高、性能更強大的芯片。
12、關于數字通信的特點，下面描述不正確的是（ ）。（大疆FPGA邏輯崗B卷）A 抗干擾能力強，且噪聲不積累B 易于集成，使通信設備微型化C 易于加密，保密性好D 比模擬通信占據更窄的系統頻帶，系統設備簡單，對同步要求更低解析：本題目主要考察了數字通信的基本特點首先了解一下什么是數字通信。信道（指信號傳輸的通道，可以是有線的，也可以是無線的，甚至還可以包含某些設備）中傳輸數字信號的系統，稱為數字通信系統。數字通信系統可進一步細分為數字頻帶傳輸通信系統、數字基帶傳輸通信系統、模擬信號數字化傳輸通信系統。數字頻帶傳輸通信系統：通常把有調制器件/解調器的數字通信系統稱為數字頻帶傳輸通信系統。數字基帶傳輸通信系統：與頻帶傳輸系統相對應，把沒有調制器件/解調器的數字通信系統稱為數字基帶傳輸通信系統。模擬信號數字化傳輸通信系統：上面論述的數字通信系統中，信源（信息源，也稱發終端，其作用是把待傳輸的消息轉換成原始電信號。信源輸出的信號稱為基帶信號。所謂基帶信號是指沒有經過調制的原始電信號，其特點是信號頻譜從零頻附近開始，具有低通形式。根據原始電信號的特征，基帶信號可分為數字基帶信號和模擬基帶信號，相應地，信源也分為數字信源和模擬信源）輸出的信號均為數字基帶信號，實際上，在日常生活中大部分信號（如語音信號）為連續變化的模擬信號。
那么要實現模擬信號在數字系統中的傳輸，則必須在發端將模擬信號數字化，即進行A/D轉換；在接收端需進行相反的轉換，即D/A轉換。數字通信的優點：1）抗干擾能力強：由于在數字通信中，傳輸的信號幅度是離散的，以二進制為例，信號的取值只有兩個，這樣接收端只需判別兩種狀態。信號在傳輸過程中受到噪聲的干擾，必然會使波形失真，接收端對其進行抽樣判決，以辨別是兩種狀態中的哪一個。只要噪聲的大小不足以影響判決的正確性，就能正確接收（再生）。而在模擬通信中，傳輸的信號幅度是連續變化的，一旦疊加上噪聲，即使噪聲很小，也很難消除它。數字通信抗噪聲性能好，還表現在微波中繼通信時，它可以消除噪聲積累。這是因為數字信號在每次再生后，只要不發生錯碼，它仍然像信源中發出的信號一樣，沒有噪聲疊加在上面。因此中繼站再多，數字通信仍具有良好的通信質量。而模擬通信中繼時，只能增加信號能量（對信號放大），而不能消除噪聲，所以A選項正確。2）差錯可控：數字信號在傳輸過程中出現的錯誤（差錯），可通過糾錯編碼技術來控制，以提高傳輸的可靠性。3）易加密：數字信號與模擬信號相比，它容易加密和解密。因此，數字通信保密性好，所以C選項正確。
4）易于與現代技術相結合由于計算機技術、數字存貯技術、數字交換技術以及數字處理技術等現代技術飛速發展，許多設備、終端接口均是數字信號，因此極易與數字通信系統相連接且更易于集成使得設備微型化，所以B選項正確。數字通信的缺點：1）頻帶利用率不高：系統的頻帶利用率，可用系統允許最大傳輸帶寬（信道的帶寬）與每路信號的有效帶寬之比來表征。數字通信中，數字信號占用的頻帶寬，以電話為例，一路模擬電話通常只占據4kHz帶寬，但一路接近同樣話音質量的數字電話可能要占據20~60kHz的帶寬。因此，如果系統傳輸帶寬一定的話，模擬電話的頻帶利用率要高出數字電話的5 ~15 倍，所以D選項錯誤。2）系統設備比較復雜：數字通信中，要準確地恢復信號，接收端需要嚴格的同步系統，以保持收端和發端嚴格的節拍一致、編組一致。因此，數字通信系統及設備一般都比較復雜，體積較大。不過，隨著新的寬帶傳輸信道（如光導纖維）的采用、窄帶調制技術和超大規模集成電路的發展，數字通信的這些缺點已經弱化。隨著微電子技術和計算機技術的迅猛發展和廣泛應用，數字通信在今后的通信方式中必將逐步取代模擬通信而占主導地位。
13、某集成電路芯片，其最大輸出低電平=0.1V，最大輸入低電平=1.5V，最小輸出高電平=4.9V，最小輸入高電平=3.5V，則其低電平噪聲容限VNL=（）。（大疆FPGA邏輯崗B卷）A 1.4VB 1.6VC 2.0VD 1.2V解析：邏輯電平的噪聲容限計算在題目中的電路芯片中，輸出在0.1V以下會被認為是邏輯“0”，輸出在4.9V以上會被認為是邏輯“1”，0.1V-4.9V之間，是不確定值。同理，輸入電壓的在1.5V以下會被認為是邏輯“0”，輸入在3.5V以上會被認為是邏輯“1”。噪聲容限(Noise )是指在前一極輸出為最壞的情況下，為保證后一極正常工作，所允許的最大噪聲幅度。高電平噪聲容限=最小輸出高電平電壓-最小輸入高電平電壓，即4.9V-3.5V=1.4V。
低電平噪聲容限=最大輸入低電平電壓-最大輸出低電平電壓，即1.5V-0.1V=1.4V，所以本題答案選擇A。14、以下哪些電路可以設置（ ）。（大疆FPGA邏輯崗B卷）A異步復位 B 異步電路C 模擬和數字電路接口D 不同頻率之間的電路解析：本題目主要考察了FPGA中時序約束的設置首先大家可能不知道是什么意思，其實這在時序約束的操作中經常會用到，之前講過時序分析的理論，知道了時序分析的基本方法，而對實際工程進行操作的時候就需要通過設置這些語句來實現對系統的約束。是設置偽路徑，什么是偽路徑呢？偽路徑指的是該路徑存在，但該路徑的電路功能不會發生或者無須時序約束。如果路徑上的電路不會發生，那綜合后會自動優化掉，因此我們無需考慮這種情況。為什么要創建偽路徑？創建偽路徑可以減少工具運行優化時間，增強實現結果，避免在不需要進行時序約束的地方花較多時間而忽略了真正需要進行優化的地方。偽路徑一般用于以下幾種情況：可以看出，偽路徑主要就是用在異步電路的處理上，而僅僅說異步復位不全面，所以B選項的正確。C選項中的說模擬和數字電路接口，這是不對的。D選項不同頻率電路可以是同步電路（是否異步要看時鐘域是否相同），既然是同步的自然就不需要再使用。下期預告：下期會解析以下5道選擇題，大家可以先做著試試。（大疆FPGA邏輯崗B卷）。
15、從奈奎斯特采樣定理得出，要使實信號采樣后能夠不失真還原，采樣頻率f與信號最高頻率fs的關系是：（）。
A f大于等于2fsBf小于等于2fs
Cf大于等于fsDf小于等于fs
16、以下哪種異常可以用邏輯分析儀測試（）。
A信號間串擾過大
B 6個信號的異常組合
C信號占空比超標
D信號上升沿緩慢
17、下圖所示環形振蕩器，單個反相器延時為3us，穩定震蕩后，輸出的周期信號頻率為多少？（）。
A 60us B 15us
C 20usD 30us
18、下列說法正確的是：（）。
A 的系列屬于FPGA結構
B FPGA全稱為復雜可編程門陣列
C基于SRAM的FPGA器件，每次上電之后必須重新進行配置
D FPGA是基于乘積項結構的可編程邏輯器件
19、在數字電路設計中，要求模塊設計中保持寄存器輸入輸出的好處（）。
A沒有好處B降低亞穩態概率
C提高仿真速度 D利于時序收斂求職加油站系列希望輔助大家找到好工作，ADI最近正在開放實習生崗位，也有正式崗預告，關心面試筆試、簡歷問題等，千萬不要錯過這場與HR的面對面。明晚8點，ADI HR在B站等你來，掃描下方二維碼進入直播間。
END
目前，我們正在通過大疆硬件崗和FPGA邏輯崗的題目，為大家帶來筆試題的解析，以及知識的補充。如果有想要解析的題目，可以發給達爾聞安排。同時，歡迎加入達爾聞求職技術交流群，進群方式：添加妮姐微信（），并備注求職，即可邀請進群。
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